Prova escrita

Dentro da programação da disciplina, durante a Semana de Computação do CI os alunos estão liberados para participar das atividades didático/científico/profissionais que ocorrem durante a semana.

Apresentação da disciplina, bibliografia métodos de avaliação e projetos

Estudo da organização hierárquica  de um processador Mips desenvolvido para fins acadêmicos segundo West e Harris

   Exemplo de Projeto hierárquico West Harris - MIPS 8   

Detalhamento de todo o fluxo de projeto de um CI digital de aplicação específica.

Utilização do material utilizado na EMicro Realizada na POLI-USP CT-2 SP

do CI-Brasil em julho 2017

  UFRGS_FernandaKastensmidt2008.pdf   

  Fluxo_Digital.pdf   

https://www.semi.org/en/semiconductor-industry-2015-2025

https://blogs.mentor.com/verificationhorizons/blog/2018/

https://www.verificationguide.com/p/home.html

https://www.einfochips.com/blog/qa-on-asic-fpga-soc-design-and-solutions/?utm_source=EIWebsite&utm_medium=ASIC-FPGA-DesignPage&utm_campaign=WebpageReferralTraffic

https://electroiq.com/2006/07/soc-vs-mcm-vs-sip-vs-sop/

https://www.mentor.com/products/fv/multimedia/the-2016-wilson-research-group-asic-ic-and-fpga-functional-verification-study

https://www.einfochips.com/blog/soc-functional-verification-flow/

https://www.einfochips.com/blog/faqs-on-physical-design-and-verification-methodologies/?utm_source=EIWebsite&utm_medium=Physical-Design-and-DFTPage&utm_campaign=WebpageReferralTraffic

https://www.einfochips.com/services/silicon-engineering/physical-design-dft/?utm_source=ASIC&utm_medium=EICASICWebpageBlog&utm_campaign=EICServicePage

https://www.einfochips.com/services/silicon-engineering/asic-fpga-design/?utm_source=EICBlog&utm_medium=BlogpagesContent&utm_campaign=EICSemiconBlog

Prova escrita

  1a avaliação (peso 1)  

Inicia em 14/11/2019 às 0h 0 e finaliza em 19/11/2019 às 9h 59

Exemplo de fluxo digital com o ambiente ALLIANCE

Apresentação do roteiro utilizado na EMICRO Nordeste - João Pessoa 2016

  EMICRO_2016.pdf   

  Harris_2a_em_portugues.pdf   

Entregáveis projeto ADDAC -Soma/Acumula/Copia/Inverte 4 bits -parte 1 INV

Criar uma pasta para o projeto addac_4

Para cada bloco do projeto (parte 1 Inv) fazer:
Criar nesta pasta uma pasta para o bloco
neste caso inv


1 Golden Model em C (inv_gm.c) ou outra linguagem capaz de gerar um arquivo texto com os vetores de teste
 correspondentes
-inv.tv
criar pasta inv/simulation/modelsim/ e colocar nela inv.tv

2 montar o modelo em System Verilog - inv.sv
 E SALVÁ-LO NA PASTA inv

3 criar pasta inv/testbench
montar o testbench em system verilog - inv_testbench.sv
e SALVAR AQUI
Abrir o Quartz II e criar novo projeto na pasta addac/inv
5 compilar inv.sv no Quartz II e gerar (e visualizar com RTL Viewer) o modelo RTL

5 Solicitar simulação RTL level, registrar as saídas e, em caso de zero erro,
6 solicitar simulação gate level, registrar as saídas com eventuais erros
7 alterar temporização do testbench para aumentar o tempo de processamento das entradas até conseguir zero erro, registrando a evolução do número de erros

  add_sub_inv_accu.jpg   

  Tarefa 2_1 (peso 1) ADDAC modelos de ouro/vetores de ouro  

Inicia em 21/11/2019 às 0h 0 e finaliza em 26/11/2019 às 9h 59

Repetir procedimento do inversor para MUX,  Somador 1 bit e acc (flop) 1 bit

Utilizar como exemplo, exemplos 4.2, 4.10, 4.14, 4.15, 4.7, 4.34 do livro texto Harris &harris 2a edição

Os exemplos do mux a partir da porta tri-state para 2 e 4 entradas demonstram como utilizar modelagem estrutural para replicar estruturas de 1 para n bits.

Para o somador de 4 bits sugiro fazer a descrição comportamental do somador completo (entram a0, b0 e c0(cin) e saem s0 e c1) de 1 bit

A outra alternativa é usar Somador com Vai-UM-Antecipado (VUA - CLA adder. aí o bloco básico é o do exemplo 4.7e a unidade de Vai-um-antecipado segue o algorítmo do arquivo em anexo (wikipedia)

Para o acumulador utilizar o exemplo 4.19 - flopenr ligando en e rst direto em '0'

Aqui há que se tomar bastante cuidado na montagem do golden model, para contemplar verificação de bom funcionamento do reset =1 assíncrono, com en em 0 e 1 com dado de entrada em 0 e 1; em seguida, com reset=0, verificar o en=0, com dado em 0 e 1 e, depois, com en=1, dado=1,0,1.

feito tudo com 1 bit, fazer o golden model de cada bloco e do addac com 4 bits,  usar a modelagem estrutural para construir os blocos de 4 bits, com seus devidos golden models e simulá-los com test benches.

Entregáveis ADDAC partes I e II (Inv, MUX, Full ADDER, ACC) de. Relatório relativo às atividades:

Para cada módulo executado:

Elaborar o programa em C/c++/java/Pyton/...que vai gerar o golden Model detalhando os casos de teste para cada módulo/instrução;

Relatar  a integração de 4 addacs de 1 bit em 1 ADDAC_4bits em system verilog estrutural. 

Relatar a simulação de cada módulo e do ADDAC_1 bit com zero erro no nível RTL

Relatar as simulações Gate Level até a obtenção de zero erro através da modificação do #tempo em que ck do test bench está no nível 1.

Com o Golden Model para o addac_4bits, 

Editar os template do testbench em system verilog correspondente ao ADDAC_4Bits.

Relatar as simulações Gate Level até a obtenção de zero erro através da modificação do #tempo em que ck do test bench está no nível 1.

Fazem parte dos entregáveis a árvore de diretórios e os correspondentes códigos fontes de cada projeto de módulo e do addac completo concluídos.

  JORDY ALLYSON.rar   

  Tarefa_2 (peso 1) Modelos System Verilog e testbenches de cada módulo e do ADDAC 1 bit  

Inicia em 26/11/2019 às 0h 0 e finaliza em 28/11/2019 às 9h 59

  Inv_Aula.rar   

  Tarefa 2_3 (peso 1) Projeto e simulação ADDAC_4bits  

Inicia em 03/12/2019 às 0h 0 e finaliza em 10/12/2019 às 9h 59

Link online para o manual com as intruções do MIPS

http://www.ece.umd.edu/~manoj/759M/MIPSALM.html

é só fazer ctrl f com a instrução, por exemplo lb, lh ... há descrições rápidas e precisas! tentem essas duas

  cse431-02mipsisa.ppt   

  cse431-05mipsbasicarch.ppt   

  Tarefa 2_4: (peso 2) Doc preliminar de compreenção do problema  

Inicia em 10/12/2019 às 0h 0 e finaliza em 10/02/2020 às 23h 59

Detalhamento de uma ULA para suporte das instruções MIPS tipo R e tipo I

Apresentação do manual de referência MIPS32

  cse431-chapter3.pptx   

  MIPS_Vol2.pdf   

férias escolares

Discussão  trabalhos anteriores

Apresentação projeto seguindo aproximadamente o sugerido por Harris 2a edição cap 7 e exercício 7-25

Elaborar documento de compreenção do problema:

Descrever o conjunto de instruções (reduzido) preconizado pelo MIPS 32. Detalhar a proposta de microarquitetura multi cycle descrita nos livros textos Patterson/Hennessy e Harris/Harris.

Responder corretamente a uma lista com questões chave relativas a essa arquitetura/microarquitetura (a ser apresentada)

Desde o nível da interface externa e para cada nível hierárquico, para cada bloco e subbloco fazer:

Especificação executável e geração procedural do Modelo de Ouro em linguagem computacional

Conceber o modelo em System Verilog

Construir test bench em System verilog

Gerar modelo RTL na plataforma quartus/intel Mobile/Altera

Validação no nível RTL com test bench simulando no ModelSim

Validação no nível "gate" com testbench e Model Sim

  DDCA_Ch7.pptx   

  harris_solutions_odd.pdf   

Desde o nível da interface externa e para cada nível hierárquico, para cada bloco e subbloco fazer:

Especificação executável e geração procedural do Modelo de Ouro em linguagem computacional.

CONSULTAR HARRIS 2a EDIÇÃO cap 4.6

Conceber o modelo em System Verilog

Construir test bench em System verilog

Gerar modelo RTL na plataforma quartus/intel Mobile/Altera

Validação no nível RTL com test bench simulando no ModelSim

Neste caso gerar e simular até aqui a máquina de estados abstrata.

Na seqüência, Passar às atribuições dos sinais de controle em cada estado e proceder à geração e simulação RTL E Gate level

Validação no nível "gate" com testbench e Model Sim

  Entregáveis Projeto MIPS - Entrega 1 -PESO 3 Unidade de Controle com Máquina de estados  

Inicia em 18/02/2020 às 0h 0 e finaliza em 27/02/2020 às 9h 59

Projetar e simular componentes  Flopr e Flopenr 1 bit de dados, Mux 2x1 e 4x1 1 bit de dados

  MIPS - Entrega 2 -PESO 1 Flopr e Flopenr 1 bit de dados E Mux 2x1 e 4x1 1 bit de dados  

Inicia em 27/02/2020 às 0h 0 e finaliza em 03/03/2020 às 23h 59

Entregáveis Projeto MIPS

Entrega3 - peso1 - decodificador 5X32
Entrega 4 - peso1 - decodificador 5X32 + banco com 32 registradores de 1 bit + 2 muxes A e B - Banco de registradores do MIPS completo para 1 bit
Entrega 5 - peso1 - DESLOCADORes DE BIT +muxes, registradores DATA PATH
Entrega 6 - peso2 - ULA 1 bit
Entrega 7 - peso3 - DATA PATH estrutural completo p/l bit
Entrega 8 - peso3 - MIPS completo com a replicação estrutural das fatias de  bit
3a avaliação - peso 5 Doe detalhando implementação completa do MIPS multiciclo 3a avaliação

As entregas são semanais. Caso falhe uma entrega, na seguinte complete a entrega com as passadas e façam os relatórios sempre incrementais.

  Entrega3 - peso1 - decodificador 5X32  

Inicia em 05/03/2020 às 0h 0 e finaliza em 10/03/2020 às 23h 59

  Entrega 4 - peso1 - Banco de registradores do MIPS completo para 1 bit  

Inicia em 06/03/2020 às 0h 0 e finaliza em 12/03/2020 às 9h 59

  Entrega 5 - peso1 - DESLOCADORes DE BIT +muxes, registradores DATA PATH  

Inicia em 10/03/2020 às 0h 0 e finaliza em 17/03/2020 às 9h 59

  MIPS_multi_ciclo.jpg   

  Reg_bank_MIPS.jpg   

  Entrega 6 - peso2 - ULA 1 bit  

Inicia em 12/03/2020 às 0h 0 e finaliza em 19/03/2020 às 23h 59

  cse431-chapter3.pptx   

  Entrega 7 - peso3 - DATA PATH estrutural completo p/l bit  

Inicia em 12/03/2020 às 0h 0 e finaliza em 24/03/2020 às 23h 59

  Entrega_8 (PESO 3) Mips32 completo estrutural  

Inicia em 20/03/2020 às 0h 0 e finaliza em 31/03/2020 às 23h 59

  mips_tb.sv   

Exemplo de testbench instanciando o MIPS interagindo externamente com arrays de memória