Dentro da programação da disciplina, durante a Semana de Computação do CI os alunos estão liberados para participar das atividades didático/científico/profissionais que ocorrem durante a semana.

Apresentação do curso. Ementa, objetivo geral do curso, conteúdo programático, metodologia, recursos didáticos, modos e meios de avaliação, bibliografia básica e complementar

 Conteúdo produzido para a aula de 2006-10-5 John Lazzaro (www.cs.berkeley.edu/~lazzaro) disponível na página SIGAA da disciplina lec6-1.pdf .ppt Conceituação da associação entre estado (carregado ou descarregado) do capacitor com estado "0" ou "1" lógico Uso do elemento CAPACITOR ou a CAPACITÂNCIA presente em terminais dos dispositivos como elemento "armazenador" do "Estado Lógico" nesses pontos do CIRCUITO LÓGICO implementado com o CIRCUITO composto pela interligação de fontes de tensão, resistores e transistores (chave/resistência/capacitância)

Conteúdo do curso virtual da UVIVESP Eng de Computação - Microeletrônica

Muito útil para entrar em detalhes do que está sendo ministrado em sala

https://www.youtube.com/playlist?list=PLxI8Can9yAHfCQTGPsvMaMw3nqxgqgcE4

Prof. Fernando Josepetti Fonseca da POLI-USP

Material descoberto pela aluna Marismar - A comunidade agradece!

   Capacitancia, resistencia, Junçao, diodo, trans, inversor CMOS - lec 6.1   

Parâmetros temporais em circuitos com atraso. Circuitos RC

Sintaxe spice para subcircuitos e circuitos para simulação

Primeiras simulações e Demonstrações OPUS SPICE

Tempo de subida e tempo de descida
Tempo de propagação
Constante de tempo T(tau)

  Circuit_ Simulation_Spice_Opus .pdf   

  Tarefa 1_1:(peso 1) Simulação com Opus Spice - Comprotamento de circuitos RC - Parâmetros temporais  

Inicia em 24/10/2019 às 0h 0 e finaliza em 29/10/2019 às 13h 59

O Inversor (NOT), A porta NAND, A porta Nor, interesse em usar estruturas que favorecem o uso de transistores P em paraleno (NAND), recapitulação das diferenças de mobilidade de portadores P e N, regras de desenho em LAMBDA, layout simbólico de uma porta INVERSOR

  lect0.pdf   

Exposição sobre a construção em tecnologia CMOS das portas lógicas fundamentais para a construção de circuitos integrados digitais, Com uso das transparências e exemplos de layout contidos na Referência West Harris 4a edição.

  lect1-cktlay.ppt   

  CMOS_Weste_Exemplos.jpg   

  Tarefa 1_2:(PESO_1 ) Leitura de lay out de células CMOS - diagramas de palitos  

Inicia em 29/10/2019 às 0h 0 e finaliza em 07/11/2019 às 13h 59

Apresentação do editor de LAYOUT do pacote acadêmico ALLIANCE: GRAAL

Descrição das regras de desenho gerais da biblioteca SXLIB;

Desenho passo a passo de uma célula padrão com dimensões 15x50 LAMBDA contendo um inversor com dimensões dos transistores P e N aproximadamente iguais e pequenas.

Exploração dos recursos de desenho do GRAAL bem como de suas ferramentas de verificação de regras de desenho - DRUC e de segmentos em equipotenciais.

  Tarefa 1_3: Peso1- desenhar e levantar características DC de um inversor CMOS  

Inicia em 07/11/2019 às 0h 0 e finaliza em 12/11/2019 às 13h 59

Após desenho com zero erros de regras de projeto do inversor, procede-se

à extração de componentes (transistores, resistências e capacitâncias) equivalentes ao layout produzido, gerando uma net list em formato compatível Spice

Aspectos teóricos do funcionamento DC do inversor CMOS (West Harris sec 2.2)

Criação de ambiente para levantamento simulado das características DC

Reprojeto do inversor até obtenção do comportamento equilibrado (transição de VDD para VSS simética em relação a VDD/2

  weste_1a5_4a (1).pdf   

  lect3-transistors.ppt   

  lect5-dctran.ppt   

  Tarefa 1_4:(peso 1) Reprojeto do inversor até obtenção do comportamento equilibrado estaticamente  

Inicia em 07/11/2019 às 0h 0 e finaliza em 14/11/2019 às 13h 59

Margem de ruído: após trabalhar equilíbrio estático entre Beta P e Beta N, apresentar conceito de margem de ruído, simular o inversor equilibrado estaticamente, alimentado de 0V a 1,8V e medir Vil, Vih, Vol e Voh.

voltar a simular estáticamente, agora alimentado apenas com excursão de Vil até Vih e verificar que a saída obtida vai de Voh (>>Vih) até Vol (<<Vol) medidos no gráfico de simulação com spiceOpus!

Conectar 3 instâncias dos inversores equilibrado s em série

Simular o comportamento do conjunto um alimentando-se o primeiro inversor com DC indo de Vil até Vih

apresentar a resposta gáfica em Y1, Y2, Y, demonstrando o poder de regeneração do conjunto quando se respeita na entrada as margens de ruído

Demonstrar o efeito da regeneração dinâmica da tecnologia CMOS verificando o comportamento de 3 inversores em série quando o primeiro é alimentado com pulso indo de Vil a Vih;

  Tarefa 1_5 (peso 1) Margem de Ruído - Regeneração CMOS  

Inicia em 14/11/2019 às 0h 0 e finaliza em 19/11/2019 às 13h 59

Para o inversor equilibrado encontrado, verificar, através de simulação da resposta transitória a um pulso:

Tempo de subida e tempo de descida

tempos de atraso de propagação Low High e High Low

Constantes de tempo (TAU) P  e N

Encontrar na net list extraída do inversor equilibrado as capacitâncias equivalentes na entrada e na saída,

Deduzir o valor simulado das resistência ON P e N a partir das medidas dos TAU

Criar uma estrutura de carga para servir de fanout de 4 (FO4) (4 inversores equilibrados em paralelo)

Construir um circuito com 1 inv eq alimentando o FO4, simular em paralelo e comparar o desempenho com o inversor sem carga.

  Tarefa 1_6 (peso 1) Comportamento dinâmico e carregamento FO4  

Inicia em 19/11/2019 às 0h 0 e finaliza em 26/11/2019 às 13h 59

Dobrar as larguras dos Transistores P e N mantendo o equilíbrio do inversor

Levantar TauP e TauN, no .spi levantar a capacitância na saída e calcular RonP e RonN

Comparar com o inversor equilibrado

Conectar a outro arranjo FO4 substituindo o 1o inversor eq pelo inversor gordo

Cossimular e comparar (tempos de atraso inv com 1 inv de carga, inv com FO4 e inv gordo com FO4

Criar outro arranjo adicional com DOIS inversores equilibrados em paralelo alimentando um FO4

Cossimular com os outros três arranjos anteriores acima e comparar os desempenhos quanto ao atraso de propagação.

  Tarefa 1_7 (peso1) Inversor gordo Bufferização  

Inicia em 26/11/2019 às 0h 0 e finaliza em 28/11/2019 às 13h 59

Uso do editor de layout para compor um nand_2 a partir de duas cópias de inversor,

Prover equilíbrio estático e dinâmico deixando uma das entradas em VDD fazendo a outra variar de 0 a VDD ou com os pulsos de 0 a VDD

  tarefa 1_8 (peso1) Nand_2Layout, equlíbrio estático e dinâmico  

Inicia em 04/12/2019 às 0h 0 e finaliza em 05/12/2019 às 23h 59

férias escolares

Transistores de passagem: solução simples para chaveamento, porém com "1" e "0" fortes e fracos

Os transistores de passagem apresentam dois problemas crusciais quando utilizados em chaveamento de lógica:

-Não apresentam os dois níveis lógicos fortes

-se houver ruído na passagem da informação este se propaga por todo o circuito.

Os transmission Gates resolvem o primeiro problema, deixando passar igualmente Ums e Zeros fortes, mas deixam passar todo o Ruído

Demonstra-se que uma senoide inteira passa praticamente sem distorção com a passagem habilitada.

Inversor Tri State: Quando chaveado para funcionar não provê ligação elétrica entra a entrada lógica e a saída lógica.

layouts em CMOS desenhados e modelos spices extraídos e simulados demonstrando que para entradas senoidais o primeiro caso, deixa passar tudo e, no segundo, há uma conversão de senoide para trem de pulsos, demonstrando a regenerabilidade da lógica CMOS.

  Tarefa 2_1 (peso 1) ransistores de passagem; Transmission Gate ; Inversor Tristate  

Inicia em 10/02/2020 às 0h 0 e finaliza em 11/02/2020 às 13h 59

Muxes analógicos pois as "transmission gates" são equivalentes a resistências ligando entrada e saída, quando estão habilitadas.

Instanciar o layout de 1 inversor conectado a 2 inversores tri-state simples (com entradas S, Sb, A e saída Y) para chegar a um mux 2x1 não "restaurador" (analógico)

Associar 1 inversor e 3 muxes 2x1 analógicos para se implementar um mux 4x1, interpondo resistores para demonstrar a degradação analógica entre os níveis de interconexão

Muxes digitais/inversores (01/08/2019 - 06/08/2019)

Desenhar o layout de 1 inversor equilibrado conectado a 1 inversor tri-state.
Extrair arquivo .spi e simular o comportamento alimentando a entrada com senóide,
verificando que a saída (invertida)quando ativa, vai ser uma tentativa de recuperar
o "shape" de onda quadrada recuperando também os níveis lógicos VDD e VSS.

Instanciar o layout de 1 inversor conectado 2 inversores tri-state para chegar a um mux 2x1
inversor;
Extrair arquivo .spi e simular o comportamento alimentando as entradas com senóide e onda triangular
verificando também a "restauração dos sinais digitais" entre VDD e Vss
 
Associar  3 muxes 2x1 inversores para obter um mux 4x1 NÃO INVERSOR;

Os esquemas lógicos desses componentes estão na aula teórica com os slides 24, 28 e 29
do arquivo  lect1-cktlay.ppt da aula de 4/12/2018

  Tarefa 2_2(peso 1): mux 2x1e 4x1 não inv; tristate inversor, mux 2x1 inversor e mux 4x1 não inversor  

Inicia em 13/02/2020 às 0h 0 e finaliza em 18/02/2020 às 13h 59

Instanciar um mux não inversor (analógico) e inversores para criar um lath tipo D

Associar 2 latches tipo D e um inversor para obter um Flip Flop D

projetar um arranjo CMOS capaz de gerar duas fases de relógio não superpostas a partir de um relógio principal

  Tarefa 2_3 (peso 1): Latch, Flip-Flop e clock de duas fases  

Inicia em 20/02/2020 às 0h 0 e finaliza em 27/02/2020 às 13h 59

Carnaval

Exercícios de revisão do conteúdo para 2a avaliação

2a avaliação

  Prova escrita (Peso 3 - 50% da 2a avaliação)  

Inicia em 03/02/2020 às 0h 0 e finaliza em 03/03/2020 às 23h 59

Reprojetar o latch  de 1 bit (La_1) utilizando inversores e mux da biblioteca alliance - SXLIB, fazendo uso da ferramenta GENLIB para declarar, em linguagem C, a conectividade das standard cells selecionadas, ou seja,  vamos gerar proceduralmente a estrutura de portas interconectadas (net list), uma descrição chamada de ESTRUTURAL, na linguagem de descrição de hardware suportada pelo ALLIANCE - no caso VHDL.

Reprojetar do mesmo modo, utilizando a biblioteca alliance-SXLIB, o módulo gerador de relógio de duas fases não coincidentes (PHY_1 e PHY_2) e em seguida adicionar a conexão com 2 laches do modelo acima constituindo um Flip Flop, utilizando a ferramenta GENLIB.

Utilizar  ferramentas do conjunto acadêmico ALLIANCE (desenvolvido pela Universidade Paris VI), com vistas ao posiciopnamento e roteamento automáticos de standard cells em um layout editável pela ferramenta gráfica (GRAAL) (posicionamento e roteamento automático com OCP e NERO) com uma linha (1 row).

Extração da net list lógica em formato alliance estrutural (.al) e comparação com a net list de entrada gerada pelo GENLIB

Extração ao nível de transistores e simulação com Spice opus

Verificação de glitches tempos de atraso low high, high low, low low e high high

Utilizar a ferramenta GENLIB para compor um banco de 4 flip flops para armazenar dados de 4 bits a partir de 4 instancias de flip flop de 1 bit,  para gerar netlist hierarquica, posicionamento e roteamento físico com quatro instâncias do Flip Flop de 1 bit com uma só linha (1 row) pré posicionado, seguindo-se posicionamento automático e/ou semi automático.

Simulação de 4 em 4

0000 ffff

  Harris_2a_em_portugues.pdf   

  Roteiro_geracao_procedural_netlist   

  11506845_JULIO GUSMAO.pdf   

  tarefa 3_1:(peso 1) FFD;Relógio duas fases;geração automática net list,layout  

Inicia em 05/03/2020 às 0h 0 e finaliza em 10/03/2020 às 13h 59

Utilizar a ferramenta GENLIB para compor um banco de 4 flip flops para armazenar dados de 4 bits a partir de 4 instancias de flip flop de 1 bit,  para gerar netlist hierarquica, posicionamento e roteamento físico com quatro instâncias do Flip Flop de 1 bit com uma só linha (1 row) pré posicionado, seguindo-se posicionamento automático e/ou semi automático.

Simulação de 4 em 4

0000 ffff

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  Tarefa 3_2 :(peso1) Geração de descrição estrutural com GENLIB_NAME e GENLIB_ELM  

Inicia em 10/03/2020 às 0h 0 e finaliza em 12/03/2020 às 13h 59

Geração procedural em linguagem de programação "C" de um modelo de referência de um bloco lógico de média complexidade: somador acumulador de 4 bits

Criação de um modelo comportamental desse bloco em linguagem de descrição de hardware "VHDL" em "alto nível" (modelo funcional)

Conversão da descrição funcional em descrição comportamental em nível RTL (Register Transfer Level) com a ferramenta VASY

Simulação e validação deste modelo com versão do modelo de referência sem considerar atrasos de propagação.

Utilizar as ferramentas acadêmicas do pacote ALLIANCE, desenvolvido na Universidade Paris VI, para gerar vistas sintetizáveis sobre uma biblioteca de standard cells; seu posiciopnamento e roteamento automáticos de standard cells  com trilhas em camadas superpostas; Geração procedural de net list contendo o "core" funcional e os "pads" de "IO"; roteamento automático de core e pads chegando ao layout final de um CHIP completo.

A cada mudança de nível de abrstração/geração de nova(s) vista(s) de nível hierarquicamente inferior, validar a fidelidade funcional com a especificação de referência (modelo de ouro). 

Após cada mapeamento de net list de células para layout, fazer a extração (captura) da netlist equivalente ao layout e verivicar a identidade lógica desta com a netlist lógica sintetizada antes do mapeamento.

Opcional: Extrair netlist elétrica (modelos SPICE) e fazer simulação elétrica em modo transitório, verificando tempos de atraso de propagação, glitches, ...

  ADDAC_legedas_corrigidas.jpg   

  (peso 2 ) Concepção Top Down do ADDAC standard cell e ferramentas ALLIANCE  

Inicia em 31/03/2020 às 0h 0 e finaliza em 01/04/2020 às 23h 59

  Guia_ADAC   

Guia_ADAC_Comentado_Com_Diretorio_de_trabalho contendo os arquivos que deram início ao projeto - assim que extraírem fazer ls e verificar o conteúdo